7. jul 2010
Integrated Design, Verification and Reuse for FPGA design flows
WEDASoft Software in Tehološki park Ljubljana sta organizirala brezplačni mednarodni seminar na temo "Mentor Graphics' design flow for FPGA (and ASIC) designers".
Na mednarodnem seminarju je priznani predavatelj Neil Rattray predstavil tehnologije Mentor Graphics'-a s katerimi lahko podjetja in raziskovalne ustanove hitreje in učinkoviteje ustvarjajo in preverjanje modelov, ki vsebujejo mešanico novih in obstoječih RTL.
Na seminarju so udeleženci izpopolnili znanje z naslednjih področij:
Na mednarodnem seminarju je priznani predavatelj Neil Rattray predstavil tehnologije Mentor Graphics'-a s katerimi lahko podjetja in raziskovalne ustanove hitreje in učinkoviteje ustvarjajo in preverjanje modelov, ki vsebujejo mešanico novih in obstoječih RTL.
Na seminarju so udeleženci izpopolnili znanje z naslednjih področij:
- Accelerating RTL Reuse
- Automatic RTL Code Quality Assessment
- Requirements Tracking
- Using Assertion Monitors for automatic functional checks
